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                          2. 联系我们

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                            FPGA研发设计服务

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                            至芯FPGA研发设计团队

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                            IP Core目录

                            IP核名称 主流器件兼容情况 特点 备注
                            URAT总线 与16550芯片完全兼容
                          3. 1.内部总线采用WISHBONE总线;
                          4. 2.内部FIFO深度可调,如有特殊需要亦可根据用户需求进行深度扩展;
                          5. 该IP核已完成上板验证并投入工程使用
                            CAN BUS 与Philips 公司SJA1000芯片基本兼容
                          6. 1.内部总线采用WISHBONE总线;
                          7. 2.速率可达1 Mbit/Sec
                          8. 该IP核已完成上板验证并投入工程使用。
                            PCI 总线(SLAVE 模式) PCI端符合PCI LOCAL BUS 2.0协议规范,LOCAL端暂未实现本地空间,可根据用户需求实现本地空间的扩展及本地寄存器空间的定制
                          9. 1.PCI端速率满足协议要求33.3M;
                          10. 2.支持单周期、配置及突发读写操作;
                          11. 3.本地端接口灵活,可根据用户需求进行LOCAL BUS设计。
                          12. 该IP核已完成上板验证并投入工程使用。
                            1553B总线 基本兼容61580芯片
                          13. 1.支持BC、RT及总线监控模式;
                          14. 2.总线数据传输率1MBPS;
                          15. 3.支持广播通讯方式;
                          16. 该IP核已完成上板验证并投入工程使用。
                            10_100_1000M三模式以太网 符合IEEE 802.3协议规定
                          17. 1.支持10 100 1000Mbps模式;
                          18. 2.用户端FIFO接口;
                          19. 3.支持暂停帧产生和终止;
                          20. 4.支持发送帧MAC地址插入(可选);
                          21. 5.支持接收帧目的MAC地址过滤(可选);
                          22. 6.支持Jumbo frame 9.6k;
                          23. 该IP核已完成上板验证并投入工程使用。

                            FPGA设计项目负责人联系方式

                          24. 热诚欢迎各企事业单位,科研院所来电来函咨询FPGA设计开发过程中所遇的问题,北京至芯FPGA研发中心将高效,高质的帮您拿出相关解决方案!
                          25. 学员服务

                            如何报名
                            我要报名
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                            学员服务

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