易玩棋牌

    <dir id='yr8cg'><del id='yr8cg'><del id='yr8cg'></del><pre id='yr8cg'><pre id='yr8cg'><option id='yr8cg'><address id='yr8cg'></address><bdo id='yr8cg'><tr id='yr8cg'><acronym id='yr8cg'><pre id='yr8cg'></pre></acronym><div id='yr8cg'></div></tr></bdo></option></pre><small id='yr8cg'><address id='yr8cg'><u id='yr8cg'><legend id='yr8cg'><option id='yr8cg'><abbr id='yr8cg'></abbr><li id='yr8cg'><pre id='yr8cg'></pre></li></option></legend><select id='yr8cg'></select></u></address></small></pre></del><sup id='yr8cg'></sup><blockquote id='yr8cg'><dt id='yr8cg'></dt></blockquote><blockquote id='yr8cg'></blockquote></dir><tt id='yr8cg'></tt><u id='yr8cg'><tt id='yr8cg'><form id='yr8cg'></form></tt><td id='yr8cg'><dt id='yr8cg'></dt></td></u>
  1. <code id='yr8cg'><i id='yr8cg'><q id='yr8cg'><legend id='yr8cg'><pre id='yr8cg'><style id='yr8cg'><acronym id='yr8cg'><i id='yr8cg'><form id='yr8cg'><option id='yr8cg'><center id='yr8cg'></center></option></form></i></acronym></style><tt id='yr8cg'></tt></pre></legend></q></i></code><center id='yr8cg'></center>

      <dd id='yr8cg'></dd>

        <style id='yr8cg'></style><sub id='yr8cg'><dfn id='yr8cg'><abbr id='yr8cg'><big id='yr8cg'><bdo id='yr8cg'></bdo></big></abbr></dfn></sub>
        <dir id='yr8cg'></dir>

              <dfn id='8kkmv'><optgroup id='8kkmv'></optgroup></dfn><tfoot id='8kkmv'><bdo id='8kkmv'><div id='8kkmv'></div><i id='8kkmv'><dt id='8kkmv'></dt></i></bdo></tfoot>

              <ul id='8kkmv'></ul>

              • <tr id='8v2vy'><strong id='8v2vy'></strong><small id='8v2vy'></small><button id='8v2vy'></button><li id='8v2vy'><noscript id='8v2vy'><big id='8v2vy'></big><dt id='8v2vy'></dt></noscript></li></tr><ol id='8v2vy'><option id='8v2vy'><table id='8v2vy'><blockquote id='8v2vy'><tbody id='8v2vy'></tbody></blockquote></table></option></ol><u id='8v2vy'></u><kbd id='8v2vy'><kbd id='8v2vy'></kbd></kbd>

                <code id='8v2vy'><strong id='8v2vy'></strong></code>

                <fieldset id='8v2vy'></fieldset>
                      <span id='8v2vy'></span>

                          <ins id='8v2vy'></ins>
                          <acronym id='8v2vy'><em id='8v2vy'></em><td id='8v2vy'><div id='8v2vy'></div></td></acronym><address id='8v2vy'><big id='8v2vy'><big id='8v2vy'></big><legend id='8v2vy'></legend></big></address>

                          <i id='8v2vy'><div id='8v2vy'><ins id='8v2vy'></ins></div></i>
                          <i id='8v2vy'></i>
                        1. <dl id='8v2vy'></dl>
                          1. 联系我们

                            • E-mail:
                            • 点击交谈! 点击交谈! 点击交谈!
                            FPGA设计高级培训班
                            课程简介 您将在这个为期 4天的FPGA培训班课程中熟练掌握fpga设计相关开发工具的使用;掌握Verilog HDL语言的高级编码能力及针对FPGA器件的代码优化,能够进行复杂逻辑的RTL设计;充分理解时序分析理论及低功耗设计理论;掌握FPGA常用IP模块的使用,及IP模块在工程开发中的应用。
                            培训时间 2020年01月18日 2020年02月15日
                            培训时长 四天
                            必备条件 熟练掌握Verilog HDL
                            课程费用 公司员工(3000元),学生自费(2800元) (需本人有效学生证件)
                            获得技能 1、掌握Verilog HDL的高级编码知识
                            2、掌握FPGA系统设计的几大原则法
                            3、掌握并能灵活运用FPGA操作的几大技巧
                            4、掌握常用IP模块的使用
                            课程大纲 第一阶段
                            Verilog HDL高级编码;
                            Modelsim、Debussy仿真工具及Synplify pro综合工具的使用技巧;
                            建立HDL设计与电路实体间的对应关系;
                            Verilog HDL实现复杂逻辑设计及构建testbench的方法及技巧;
                            针对FPGA器件的代码优化方案;
                            第二阶段
                            FPGA设计原则(面积与速度平衡互换原则、硬件可实现原则、同步设计原则等;
                            FPGA的四种操作技巧(乒乓操作、串并转换、流水线操作及数据同步等;
                            第三阶段
                            时序理论基本模型;
                            时序理论基本参数;
                            如何解决时序中的问题:关键路径的处理;
                            跨时钟域的处理:异步电路同步化;
                            亚稳态的出现及解决方法;
                            利用QuarutsII提供的时序分析工具进行系统时序分析;
                            时序分析中不同参数设置情况下时序约束结果的异同比较;
                            第四阶段
                            单/双口RAM、DPRAM工作时序及其使用;
                            FIFO工作时序及其使用;
                            ROM工作时序及其使用;
                            锁相环及串行收发器工作原理及其使用;
                            对比手工编写代码与利用IP快速进行设计的异同;
                            第五阶段
                            常系数复杂FIR滤波器的设计;
                            使用基于IP核的设计方法和流程,针对速度、面积、和功耗的优化;
                            使用EDA工具针对各个综合阶段的设计技巧,分析和验证设计实例,综合各种设计手段、分析方法、优化和验证方法;
                            基本实验 I2C的设计与测试
                            RSIC-CPU的设计与测试
                            LDPC编码器设计
                            M序列设计
                            高级加密标准AES设计
                            PS2键鼠接口设计与实现
                            异步fifo的设计与实现
                            ◆培训证书
                          2. 培训合格学员可获工业和信息化部《国家信息技术应用技能FPGA开发工程师认证证书》(认证费500元)

                          3. >>单击查看证书样本

                          4. 学员服务

                            如何报名
                            我要报名
                            付款方式
                            优惠制度
                            学员服务

                            92水浒传棋牌游戏官网---首页_欢迎您 蓝洞棋牌官网送3金币---首页_Welcome 靠谱的棋牌---首页_Welcome 168官方棋牌游戏 聚友棋牌官网下载安装-首页